SYNPLIFY 9.6.2破解版是针对复杂可编（biān）程逻（luó）辑设（shè）计（jì）的功能（néng）强大的 FPGA 综合工具 Synplify Pro 是 Synplicity 公司的FPGA 综（zōng）合软件（jiàn）。在2001年，DataQquest 的数（shù）据（jù）统计中，Synplify Pro 占（zhàn） FPGA 综（zōng）合市场第一名。Synplify Pro的客户遍布于通讯、半导体、航空/航天、计算机和军用电子等诸多（duō）应用领（lǐng）域，如Philips、Agilent、Cicso、Lockheed Martin、GE、Siemens、Lucent、 Nortel 和 Ericsson等共两千六（liù）百多家用户。
Synplify Premier是功（gōng）能超强（qiáng）的FPGA综合环境。Synplify Premier不仅集成（chéng）了Synplify Pro所有的（de）优化选项，包括BEST算法（fǎ）、Resource Sharing，Retiming和Cross-Probing等等。更（gèng）集成了专（zhuān）利的（de）Graph-Based Physical Synthesis综合技术，并提供Floor Plan选项，是业（yè）界领先的FPGA物理综合（hé）解决方案，能把（bǎ）高端FPGA性能发挥到最好；从而（ér）可（kě）以轻松应对复杂的高端FPGA设计和单芯片ASIC 原型验证。这些特有（yǒu）的功能包括：全面兼容ASIC代码；支持（chí）Gated Clock的转（zhuǎn）换；支持Design Ware的转换（huàn）。同时，因（yīn）为整合了（le）在（zài）线（xiàn）调试工具Identify，极大的方便了用户（hù）行软硬件协（xié）同仿（fǎng）真，确保设计一次成功，从而大大缩短了整个软硬件开（kāi）发（fā）和（hé）调试的周期。Identify是唯一的RTL级调试（shì）工具，能够在FPGA运行时对其进行（háng）实时调试，加快整个FPGA验证的速度。Identify软（ruǎn）件有Instrumentor和Debugger两部分。在调试前（qián），通过Instrumentor设（shè）定需要观测的（de）信号（hào）和断点（diǎn）信息，然后进行综合（hé），布局布线（xiàn）。最后，通过Debugger进行在线调试（shì）。Synplify Premier HDL Analyst提供优（yōu）秀的代码优化和（hé）图形（xíng）化（huà）分（fèn）析调（diào）试界面；Certify 确保客户（hù）在使用多片FPGA进行ASIC/SoC验（yàn）证时（shí）快（kuài）速而高效地完成工作（zuò）；现在（zài）Synopsys 又推出了基于DSP算法的代码产生和综合工（gōng）具Synplify DSP，架起了算法验（yàn）证和RTL代码实现之间的桥（qiáo）梁；HAPS是高性能的ASIC原型验证系统，大大减少（shǎo）了一次流片成（chéng）功的风险（xiǎn）及节（jiē）省了产品推（tuī）向市场时间。
Dataquest的EDA市场统计（jì）数（shù）据显示，Synplicity的FPGA综合工具（jù）已经连续5年在（zài）综合软件市场中排名第一。根据最新市场占有率数据显示（shì），Synplicity在2004年的全球FPGA市场（chǎng）占有率以绝对领先（xiān）的67％，遥遥领先第二（èr）位的（de）26％。在高端FPGA市（shì）场，Synplicity的优势更为明显，保持（chí）着绝对市场占有率。同时，使用Synplicity的（de）综合工（gōng）具，比传统的综合工具快5~10倍，所有（yǒu）产品都支持业界标准设计语言（yán）（VHDL和（hé）Verilog）并且能够应用于最多（duō）的（de）通用（yòng）操作系统（tǒng）之上。其客（kè）户也遍布于（yú）通（tōng）讯、半导体、航空/航天（tiān）、计算机和军事电子等（děng）诸多领（lǐng）域，如：Philips，gilent，Cisco，Lockheed，GE，Siemens，Lucent，Ericsson，Huawei，ZTE，UTStarcom等全球（qiú）几千家（jiā）用户。
Synplify Pro是高性能的FPGA综合工具，为复杂可编程逻辑设计提供了优（yōu）秀的HDL综合解决方案，它包含了BEST算法对（duì）设计进（jìn）行整体优化；自动对关键路（lù）径做Retiming，可（kě）以提高性能高达25%；支持（chí）VHDL和（hé）Verilog的（de）混合设计输（shū）入，并支持网表*.edn文件的输入（rù）；增强了对System Verilog的支持；Pipeline功能提高了乘法器和ROM的性（xìng）能；有限状态（tài）机（jī）优化器可以（yǐ）自动（dòng）找到最（zuì）优的编码方法；在timing报告（gào）和RTL视图及（jí）RTL源代码之间（jiān）进（jìn）行交（jiāo）互索（suǒ）引；自动识别RAM，避免了繁（fán）复的RAM例化。
一、按照Synplify Pro，记得选Floating (License is on a license server)，其他没什么好说的（de）；二、执行Synplify Pro，记下（xià）Floating Host ID；
三、破解开（kāi）始（shǐ）啦！复（fù）制（zhì）ibfs32.dll到X:\Program Files\Synplicity\fpga_962\bin\mbin
四、将synplctyd.lic中MAC_ADDR替换（huàn）为刚才（cái）的Floating Host ID；
五、打开X:\Program Files\Synplicity\fpga_962\license.txt，将synplctyd.lic中内容复（fù）制到license.txt；
六、右键点击我的电脑，选（xuǎn）择属性高级环境变量，添加环境变量，变量（liàng）名为SYNPLCTYD_LICENSE_FILE，变量值为X:\Program Files\Synplicity\fpga_962\license.txt，即刚才的license.tx>
t的地址； 接下来（lái）重启程序（xù），就该大功告成（chéng）了！
